Altera公司的Quartus为设计者提供了多种设计输入方法,包括原理图输入、状态图输入、HDL语言描述、网络表文件等,所不同的是,Quartus可以在一个工程中同时使用VHDL、Verilog语言输入。这里详细介绍原理图输入设计方法。
工具/原料
Quartus II 9.0
步骤/方法
1这里我们默认您已经新建好了工程,在【File】菜单下点击【New】,即弹出用户设计建立向导,在【New】中选择【Design Files】-【Block Diagram/Schematic File】原理图文件输入
2
3
4
建立原理图设计文件
5
调用参数化元件,在绘图区双击鼠标左键,即弹出添加符号元件的窗口
6
分别调用输入端口“input”和逻辑器件“74138”
7
绘图控制操作,使用缩放工具按钮后,请切换回按钮(选择及画线工具),才能对绘图进行编辑。
8
从符号库中调出需要的输入、输出端口,排放整齐
9
完成画线连接操作(鼠标放到端点处,会自动捕捉,按下左键拖动到目标处,释放后即完成一次画线操作)
10
鼠标左键双击端口名,如图示74138电路Y7N端所示,直接输入用户自定义的名字即可。74138逻辑测试电路原理图设计完毕!
11
在下拉菜单【Processing】中选择【Start Compilation】,启动全程编译
12
全程编译分析报告:
13
选择Processing/Start Compilation,自动完成分析、排错、综合、适配、汇编及时序分析的全过程。
14
编译过程中,错误信息通过下方的信息栏指示(红色字体)。双击此信息,可以定位到错误所在处,改正后在此进行编译直至排除所有错误;
15
编译成功后,会弹出编译报告,显示相关编译信息。
16
QuartusII的编译器由一系列处理模块构成;这些模块负责对设计项目的检错、逻辑综合、结构综合、输出结果的编辑配置,以及时序分析;
在这一过程中,将设计项目适配到FPGA/CPLD目标器件中,同时产生多用途的输出文件,如功能和时序信息文件,器件编程的目标文件;
编译器首先检查出工程设计文件中可能的错误信息,以供设计者排除,然后产生一个结构化的网表文件表达的电路原理图文件;
工程编译完成后,设计结果是否满足设计要求,可以通过时序仿真来分析;建立波形矢量文件
添加引脚节点,选择菜单【View】-【Utility Windows】-【Node Finder】命令
在Filter下选择“Pins:unassigned”,再单击“List”,列出引脚端口
在Nodes Found下方的列表下选择所列出的端口,将其拖放到波形文件的引脚编辑区
设置仿真时间长度,选择菜单【Edit】-【End Time】命令,默认为1us,这里将其设置为100us
设置仿真时间周期,选择菜单【Edit】-【Grid Size…】命令,默认为10ns,由于竞争冒险的存在,在仿真时信号波形和大量毛刺混叠在一起,影响仿真结果,因此,这里设置为500ns
编辑输入端口信号,使用窗口缩放(左键放大,右键缩小)把波形缩放到合适程度
启动时序仿真,在下拉菜单【Processing】中选择【Start Simulation】,分析波形可见,与74LS138功能真值表一致,结果正确
END
注意事项
QuartusII通过“工程(Project)”来管理设计文件,必须为此工程创建一个放置与此工程相关的所有设计文件的文件夹;
此文件夹名不宜用中文,也最好不要用数字,应放到磁盘上容易找到的地方,不要放在软件的安装目录中;
建立完工程文件夹后再进行后续操作……