在电子系统中，信号线的传输需要一定的时间，已经证实：电信号在分布良好的导线中传输速度为3*10^8m/s。假设布线长度为5米，则信号的传输需要17ns ，这种延时在低速系统中可以被忽略，但在高速电路中就不能忽略了。因此在设计高速PCB时，信号延时的问题必须考虑，电路分析需要引入EMI/EMC分析。
以往，Layout工程师总喜欢“凭感觉”、“靠经验”来进行设计，但是在高速电路中，可能会导致以下结果：
1、不可预期的系统行为； 2、模拟系统传输路径上产生不可接受的噪声； 3、系统稳定性、可靠性因为温度的变化产生较大误差； 4、同一PCB上连接的元器件上产生虚假的位错误； 5、大量的电源、地噪声； 6、过冲、下冲及短时信号干扰等。
那到底什么是高速电路呢？
通常数字逻辑电路的频率达到或者超过50MHZ，且工作在这个频率之上的电路占整个系统的1/3以上，就可以称之为高速电路。
如果线传输延时大于数字信号驱动端上升时间的1/2，则可以认为此类信号是高速信号并产生传输线效应。信号的传输发生在信号状态改变的瞬间，如上升或者下降时间。如果传输时间小于上升或者下降时间的1/2，那么信号在改变状态之前，来自接收端的反射信号将到达驱动端。否则，反射信号将在信号改变状态后到达驱动端，如果反射信号很强，叠加的波形就有可能会改变逻辑状态。
通常通过器件手册可以查出信号上升时间的典型值，在PCB中，实际布线长度均定了信号的传输时间。若果过孔多、引脚多或者网络约束多，都降导致延时增大。一般情况下，高速逻辑器件的信号上升时间约为0.2ns。
以Tr表示信号上升时间，以Tpd表示传输延时，若：
Tr>4Tpd，信号落在安全区域； 2Tpd<Tr≤4Tpd，信号落在不确定区域； Tr≤2Tpd，信号落在问题区域；
当信号落在不确定区域或者问题区域，则应该使用高速布线进行PCB设计。
针对高速PCB设计，一种“自上而下”的设计方法，这是一种建立在实时仿真基础上优化的高效设计流程，如下图所示：
PCB上传输信号的路径一般有两种，一种是普通意义上的布线，认为在任何时段布线上的任意点上额电势均相等；另一种是传输线，需要考虑信号传输时的影响，并假设信号传输时，沿传输线上的每一点都有不同的电势。
什么时候将信号路径认为是传输线呢？
一般信号传输路径大于信号波长的1%或者接收端元器件是边缘敏感的，或者系统中没有过冲、下冲容限，此时认为是传输线。在高速PCB中，大部分传输信号的路径都是传输线。
一般可用串联和并联的电容、电阻、电感等效PCB上的布线。通常串联电阻的典型值为0.25-0.55Ω。由于绝缘层的存在，并联电阻阻值一般很高。将寄生电阻、电容、电感加到实际PCB连线中后，连线上的最终阻抗称为特征阻抗Zo。而当阻抗不匹配的时候，则会引起“振铃”现象。
电信号在介质中传播的速度取决于传播介质，而由于布线引起的传播延时与传播介质的介电常数的平方根成正比，如下表：
PCB布线的物理特性对其阻抗影响很大：
布线材料；
布线宽度；
布线厚度；
与其他布线、平面的间距；
周围材料的介电常数（如空气、FR4等）
传输线会对整个电路设计带来以下效应：
1、信号反射；//产生原因：过长的布线、阻抗不匹配、过量电容、电感等
2、延时和时序错误；//信号在逻辑电平的高低门限之间变化时，保持一段时间信号不跳变。产生原因：驱动过载、布线过长
3、多次跨越逻辑电平门限错误；
4、过冲与下冲；//布线过长或者信号变化太快
5、串扰；//异步信号、时钟信号最易产生串扰
6、电磁辐射；//EMI产生的主要原因是电路工作频率太高及布局、布线不合理
