有童鞋问：Spinal Hdl与传统的verilog语言到底有啥显著不同？
这问题真不好说，仁者见仁智者见智，除了各种语法和抽象层次不同（spinal的抽象层次比verilog高太多，主显著的就是有泛型的概念和应用），两者的显著不同还表现在：
verilog是一种硬件描述—>verilog语法分析—>单元连接即RTL
scala程序做硬件连接表述—>执行程序—>生成硬件单元连接的verilog
verilog是通过词法分析，做的是一种翻译映射；而spinal写的程序，更像是一种生成硬件的指导文件，告诉构建程序该如何生成硬件单元。其中味道有点不好语言表述。
还有一点就是verilog的功能比较弱，而spinal充分体现了现代程序设计语言的灵活高效与抽象型，最玄的特点之一就是泛型，spinal 基本上可以天马行空毫无语言约束地进行设计，而verilog的语言功能太弱了。要想充分体会这些特点，最好是去读读spinal hdl的复杂系统设计，比如vexRiscv的源码，其中的stage、pipeline，plugin对象的设计，非常优美高效，把复杂的高性能处理器的流水线做得如此简洁优美，看其代码是一种享受[偷笑]
